Faculty Research Profile
Dongyun Kam
학력
· 2024: Ph.D. Electrical Engineering, POSTECH
· 2020: M.S. Electrical Engineering, POSTECH
· 2018: B.S. Electrical Engineering, POSTECH
주요 경력
· 2025~Present: Assistant Professor, UNIST EE
· 2024~2025: Postdoc., POSTECH EE
· 2023~2023: Visiting Researcher, University of Michigan, USA
수상/학회/외부활동
· 2025: Chip Design Contest Best Poster Award, International SoC Design Conference (ISOCC)
· 2024: Best Paper Award, Samsung-POSTECH Research center
· 2024: Postdoctoral Fellowship (PIURI), granted by POSTECH
· 2024: POSTECHIAN Fellowship, granted by POSTECH EE
· 2022: International Research Scholarship, granted by KIAT (SNU)
· 2020: IEEE SSCS Seoul Chapter Award (Best Design Award), ISOCC
· 2019: Samsung Humantech Encouragement Paper Award
디지털 프로세서 및 시스템온칩 연구실
Digital Processor & System-on-Chip (DiPS) Lab
현대의 지능형 어플리케이션 (스마트폰, 자율주행차, 로봇 등)은 복잡한 디지털 연산을 기반으로 동작하며, 이를 위해 빠르고 효율적인 하드웨어 구조가 필수적입니다. 특히 디지털 VLSI 설계 기술은 대규모 디지털 신호를 효율적으로 처리하기 위한 핵심 요소로 자리잡고 있습니다. 그러나 기존의 범용 프로세서 구조로는 최근 응용 분야 (인공지능, 무선 통신, 영상처리 등)에서 요구하는 “고성능-고효율-저비용”을 동시에 만족시키기 어려운 한계에 직면하고 있습니다. 복잡한 알고리즘을 효율적으로 구동하기 위해서는, 알고리즘부터 하드웨어까지 긴밀히 연계된 설계 접근이 필수적입니다.
디지털 프로세서 및 시스템온칩 (DiPS) 연구실은 이러한 문제를 해결하기 위해, 차세대 고효율 디지털 하드웨어 구조와 시스템 구현을 연구합니다. 알고리즘, 아키텍처, 회로 수준를 아우르는 융합적 설계(co-design)를 통해 복잡한 연산을 빠르고 에너지 효율적으로 수행할 수 있는 칩 설계를 목표로 합니다. 특히 AI 가속기, 임베디드 SoC 등 실증적 시스템 개발을 통해 차세대 지능형 컴퓨팅을 실현하고자 합니다. DiPS 연구실은 알고리즘 혁신과 하드웨어 구현의 경계를 허물며, 고성능·저전력 디지털 시스템 설계의 새로운 패러다임을 제시하는 것을 지향합니다.
The Digital Processor & System-on-Chip (DiPS) Lab focuses on HW-friendly algorithm optimizations, digital computing architectures, and circuit implementations for intelligent computing systems.
Our mission is to bridge the gap between algorithmic innovation and hardware realization by co-designing across algorithm, architecture, and circuit levels. The research interests include machine learning accelerators, domain-specific computing systems, and reconfigurable hardware platforms. By integrating research efforts, we aim to develop digital systems that enable next-generation applications.
The Digital Processor & System-on-Chip (DiPS) Lab focuses on HW-friendly algorithm optimizations, digital computing architectures, and circuit implementations for intelligent computing systems.
Our mission is to bridge the gap between algorithmic innovation and hardware realization by co-designing across algorithm, architecture, and circuit levels. The research interests include machine learning accelerators, domain-specific computing systems, and reconfigurable hardware platforms. By integrating research efforts, we aim to develop digital systems that enable next-generation applications.
연구분야
디지털 VLSI 설계, HW/SW 융합 최적화, 디지털 칩 설계 / Digital VLSI design, HW/SW co-design, System-on-Chip
Digital VLSI design, HW/SW co-design, System-on-Chip
연구 희망분야
AI+X 엣지 컴퓨팅, 퀀텀 컴퓨팅 / AI+X edge computing, Quantum Computing
AI+X edge computing, Quantum Computing
연구주제
디지털 VLSI 설계
어플리케이션 전용 하드웨어
알고리즘-하드웨어 융합 최적화
디지털 칩 설계
임베디드 SoC
AI 가속기
차세대 무선통신 기술
Digital VLSI design
Application-specific HW
HW/SW co-design
Digital ASIC design
Embedded System-on-Chip
AI accelerator design
Next-generation wireless communications
Digital VLSI design
Application-specific HW
HW/SW co-design
Digital ASIC design
Embedded System-on-Chip
AI accelerator design
Next-generation wireless communications
국가연구개발사업 기술 분류체계
국가과학기술표준분류
ED. 전기/전자 > ED04. 반도체소자·시스템 > ED0406. SoC
논문
· D. Kam, M. Yun, S. Yoo, S. Hong, Z. Zhang, and Y. Lee, "Panacea: Novel DNN accelerator using accuracy-preserving asymmetric quantization and energy-saving bit-slice sparsity," IEEE International Symposium on High-Performance Computer Architecture (HPCA), Las Vegas, NV, USA, Mar. 2025.
· D. Kam, S. Yun, J. Choe, Z. Zhang, N. Lee, and Y. Lee, "A 21.9 ns, 15.7 Gbps/mm^2 (128, 15) BOSS FEC decoder for 5G/6G URLLC applications," IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, Feb. 2024.
· D. Kam, B. Y. Kong, and Y. Lee, "Low-latency SCL polar decoder architecture using overlapped pruning operations," IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 70, no. 3, pp. 1417-1427, Mar. 2023.
· D. Kam, B. Y. Kong, and Y. Lee, "A 1.1µs 1.56Gb/s/mm^2 cost-efficient large-list SCL polar decoder using fully-reusable LLR buffers in 28nm CMOS technology," IEEE Symposium on VLSI Technology and Circuits (VLSI), Honolulu, HI, USA, June 2022.
특허
· 감동윤, 윤명지, 유선우, 이영주, 홍승우, "딥러닝 연산 장치 및 방법," 출원번호: 10-2025-0142296
· 이영주, 감동윤, "통신 시스템에서 폴라 코드에 기초한 디코딩 방법 및 장치," 등록번호: 10-2144266, 출원번호: 10-2019-0054